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嵌入式环境下浮点矩阵乘法的FPGA加速关键技术研究 |
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| 论文目录 |
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| 摘要 | 第5-6页 | | Abstract | 第6-7页 | | 第1章 绪论 | 第13-18页 | | 1.1 论文研究背景 | 第13-14页 | | 1.1.1 选题背景 | 第13-14页 | | 1.1.2 研究意义 | 第14页 | | 1.2 矩阵乘法国内外研究现状 | 第14-16页 | | 1.3 本文主要工作及章节安排 | 第16-17页 | | 1.4 本章小结 | 第17-18页 | | 第2章 相关研究 | 第18-30页 | | 2.1 引言 | 第18页 | | 2.2 IEEE754浮点数标准 | 第18-20页 | | 2.2.1 单精度浮点数 | 第18-19页 | | 2.2.2 双精度浮点数 | 第19-20页 | | 2.3 矩阵乘法原理 | 第20-22页 | | 2.3.1 矩阵乘法定义 | 第20-21页 | | 2.3.2 矩阵分块 | 第21-22页 | | 2.4 通信技术介绍 | 第22-24页 | | 2.4.1 通信协议介绍 | 第22-23页 | | 2.4.2 Avalon总线协议 | 第23-24页 | | 2.5 FPGA设计及优化技术 | 第24-29页 | | 2.5.1 FPGA结构与资源 | 第24-25页 | | 2.5.2 FPGA设计原则 | 第25-26页 | | 2.5.3 FPGA设计方法 | 第26-28页 | | 2.5.4 FPGA设计优化方法 | 第28-29页 | | 2.6 本章小结 | 第29-30页 | | 第3章 浮点矩阵乘法加速的方法及逻辑优化设计 | 第30-38页 | | 3.1 引言 | 第30页 | | 3.2 浮点矩阵乘法加速方案及结构设计 | 第30-31页 | | 3.3 乘法累加器结构 | 第31-34页 | | 3.4 矩阵乘法结构 | 第34-36页 | | 3.5 硬件模块结构 | 第36-37页 | | 3.5.1 乘法累加器硬件模块结构 | 第36页 | | 3.5.2 浮点矩阵乘法硬件模块结构 | 第36-37页 | | 3.6 本章小结 | 第37-38页 | | 第4章 浮点矩阵乘法加速的通信技术研究与实现 | 第38-49页 | | 4.1 引言 | 第38页 | | 4.2 UART通信设计 | 第38-40页 | | 4.3 PCI-E通信系统设计 | 第40-48页 | | 4.3.1 Avalon总线信号及时序 | 第41-44页 | | 4.3.2 矩阵乘法自定义逻辑 | 第44-46页 | | 4.3.3 PCI-E硬核模块 | 第46-47页 | | 4.3.4 系统结构 | 第47-48页 | | 4.4 本章小结 | 第48-49页 | | 第5章 设计验证与性能分析 | 第49-62页 | | 5.1 引言 | 第49页 | | 5.2 软件平台及硬件环境 | 第49-50页 | | 5.2.1 实验软件平台 | 第49-50页 | | 5.2.2 硬件平台 | 第50页 | | 5.3 乘法累加器性能分析 | 第50-53页 | | 5.3.1 仿真性能分析 | 第50-52页 | | 5.3.2 综合性能分析 | 第52-53页 | | 5.4 浮点矩阵乘法性能分析 | 第53-55页 | | 5.5 通信与加速性能分析 | 第55-60页 | | 5.5.1 UART通信性能分析 | 第55-57页 | | 5.5.2 PCI-E通信与加速性能分析 | 第57-60页 | | 5.6 本章小结 | 第60-62页 | | 结论 | 第62-64页 | | 参考文献 | 第64-68页 | | 附录A 攻读硕士学位期间发表论文及申请专利目录 | 第68-69页 | | 附录B 攻读学位期间所参加的科研项目及竞赛目录 | 第69-70页 | | 致谢 | 第70页 |
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论文编号BS3463015，这篇论文共70页
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