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当前位置:教育论文中心首页--硕士论文--基于DSP+FPGA的雷达信号处理板系统设计
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基于DSP+FPGA的雷达信号处理板系统设计
 
     论文目录
 
摘要第1-11页
ABSTRACT第11-12页
第一章 绪论第12-15页
   ·论文产生的背景和意义第12-13页
   ·论文内容和安排第13-15页
第二章 雷达信号处理系统设计第15-28页
   ·雷达信号处理系统基本理论第15-22页
     ·雷达处理系统简介第15页
     ·DSP在雷达信号处理机中的应用第15-16页
     ·ADC工作流程和采样原理第16-18页
     ·数字混频理论第18-20页
     ·雷达相参积累第20-21页
     ·恒虚警(CFAR)处理第21-22页
   ·雷达信号处理板总体设计方案第22-27页
     ·器件选型第22-24页
     ·系统总体设计方案第24-25页
     ·电源设计第25-26页
     ·FPGA上电时序设计第26-27页
     ·TMS320C6678上电时序设计第27页
   ·本章小结第27-28页
第三章 信号处理模块设计第28-52页
   ·DSP基本概念和信号链路第28-32页
     ·DSP处理器架构和外设资源第28-30页
     ·DSP端数据链路第30-32页
   ·DSP接口函数设计第32-39页
     ·DSP与FPGA互连接口分类第32-33页
     ·DSP与FPGA指令交互空间设计第33-39页
   ·DSP存储优化方案及存储空间的合理化分配第39-44页
     ·DSP存储优化方案第39-42页
     ·DSP存储空间的合理化分配第42-44页
   ·DSP与FPGA大数据块传输设计第44-46页
   ·DSP接口设计第46-48页
     ·DSP与DDR3接口设计第46-47页
     ·DSP与Flash接口设计第47-48页
     ·DSP与EEPROM接口设计第48页
     ·DSP与UART接口设计第48页
   ·处理机DSP BOOT引导启动第48-51页
     ·BOOT Mode设计第48-49页
     ·处理机系统BOOT引导启动设计第49-50页
     ·NAND Flash的程序烧写第50页
     ·eeprom的烧写及首加载第50-51页
     ·eeprom引导的NAND Flash二次加载第51页
   ·本章小结第51-52页
第四章 FPGA设计第52-66页
   ·FPGA总体设计第52-53页
   ·FPGA实现预处理算法第53-62页
     ·预处理算法处理流程和相关原理第53-56页
     ·FPGA设计实现预处理算法第56-62页
   ·FPGA与DSP通信第62-64页
     ·SRIO基本概念第62-63页
     ·SRIO实现FPGA和DSP互连第63-64页
   ·本章小结第64-66页
第五章 雷达信号处理机联调及外场调试第66-85页
   ·雷达信号处理机联调第66-74页
     ·处理板系统上电第66-67页
     ·处理板系统初始化第67-74页
   ·系统工作流程第74-79页
     ·处理机工作流程和串口通信协议第74-77页
     ·伺服控制和天线位置计算第77-79页
   ·DSP在雷达工作时的控制流程第79-82页
   ·系统调试第82-84页
   ·本章小结第84-85页
第六章 总结与展望结束语第85-87页
   ·工作总结第85页
   ·研究展望第85-87页
致谢第87-88页
参考文献第88-90页
作者在学期间取得的学术成果第90页

 
论文编号BS2272619,这篇论文共90
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