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小数分频锁相环设计及其杂散与噪声的抑制补偿
 
     论文目录
 
摘要第1-11页
ABSTRCT第11-12页
第一章 绪论第12-19页
   ·课题研究背景第12-14页
   ·研究现状与存在问题第14-17页
   ·本文的主要工作第17页
   ·本文的组织结构第17-19页
第二章 小数分频锁相环结构及其噪声分析第19-37页
   ·小数分频锁相环第19-26页
     ·ΔΣ 小数分频锁相结构第19-20页
     ·锁相环的重要设计参数第20页
     ·环路带宽自适应技术第20-26页
   ·噪声与杂散来源及其抑制技术第26-34页
     ·参考杂散及其抑制方法第27-32页
     ·小数杂散及其抑制方法第32-34页
     ·VCO噪声来源与抑制第34页
   ·小数型锁相环噪声模型及其分析第34-36页
   ·小结第36-37页
第三章 基于 ΔΣ 调制与随机加抖的杂散抑制技术第37-49页
   ·ΔΣ 调制技术第37-38页
   ·全数字 ΔΣ 调制器第38-44页
     ·一阶全数字 ΔΣ 调制器第38-40页
     ·高阶全数字 ΔΣ 调制器第40-43页
     ·全数字 ΔΣ 调制器的实质第43-44页
   ·加抖技术第44-48页
     ·非整形最低位加抖技术第44-46页
     ·噪声整形最低位加抖技术第46-48页
   ·小结第48-49页
第四章 小数PLL中的DAC噪声补偿第49-57页
   ·数模转换器概述第49-50页
   ·基于 ΔΣ DAC的噪声补偿第50-55页
     ·小数PLL的DAC噪声补偿原理第50-52页
     ·ΔΣ DAC技术第52-55页
   ·提高DAC匹配的技术第55-56页
     ·DAC的匹配设计第55-56页
     ·动态元件匹配技术第56页
   ·小结第56-57页
第五章 低噪声小数分频锁相环设计与版图实现第57-76页
   ·PLL电路设计第57-68页
     ·压控振荡器设计第58-60页
     ·分频器设计第60-65页
     ·锁定加速电路第65-66页
     ·锁定检测电路第66-68页
   ·PLL版图布局第68-69页
   ·模拟结果分析第69-71页
   ·PLL性能快速验证第71-74页
     ·分频器verilog模型建立第72-74页
     ·仿真结果对比第74页
   ·小结第74-76页
第六章 结束语第76-78页
   ·工作总结第76页
   ·工作展望第76-78页
致谢第78-80页
参考文献第80-84页
作者在学期间取得的学术成果第84页

 
论文编号BS2272623,这篇论文共84
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