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锁相环测试方法与测试板开发 |
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【摘要】：锁相环(PLL)作为时钟芯片广泛应用于无线通信、消费电子等现代IC产品中,其功能包括相位同步和时钟倍频等。衡量PLL性能优劣的关键指标之一为抖动(在频域表现为相位噪声)特性,在PLL芯片测试中,如何精确衡量PLL的时钟抖动特性已成为日渐重要的课题。针对PLL的抖动评估,在设计阶段的电路模拟远远不够,只有对流片后的成品芯片进行功能验证和可靠性测试,才能最终断言设计是否正确。本文将详细阐述PLL芯片的测试原理与抖动因素探究,具体工作如下:(1)阐述PLL的工作原理、噪声分析及电路级抖动模拟。(2)搭建PLL测试平台,分析抖动参数的物理意义,应用示波器、相噪仪、测试板、数据分析软件等设备对实体芯片进行各项指标测量,以验证PLL的性能。(3)重点分析引起PLL抖动的主要因素,阐述抖动的分类机制、抖动分解测试原理、探头效应等。通过对照实验、多次重复实验、控制变量法等测试方法,深入透彻地分析抖动来源及形成机理,并给出了降低外部抖动的测试方案,减小测试引入的误差。(4)为了获得高精度、高稳定度的测试板,以便更加准确地测试PLL的抖动指标,本文还对PLL测试板进行了优化设计,从电路设计、PCB设计及元器件选型等方面,详细叙述了测试板开发的流程。最后应用新设计的测试板进行重复实验,测试结果表明新测试板_V2.0在稳定度方面大幅提升,外部噪声明显减小,能更加准确地衡量PLL的抖动指标。本文从PLL芯片测试背景、测试系统固化、测试标准统一、测试方法规范等角度,全面论述了PLL芯片测试的系统方法,对时钟抖动的研究有极其重要的意义。
【关键词】：PLL测试 抖动因素 抖动分解测试 探头原理 测试板设计
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TN911.8
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